https://submit.leskspark.xyz/tags/fpga/Recent content in FPGA on 我的博客Hugo -- gohugo.iozh-cnSat, 25 Jul 2026 16:00:00 +0800https://submit.leskspark.xyz/p/d-%E5%85%AC%E5%8F%B8%E9%9D%A2%E7%BB%8F/Sat, 25 Jul 2026 16:00:00 +0800https://submit.leskspark.xyz/p/d-%E5%85%AC%E5%8F%B8%E9%9D%A2%E7%BB%8F/<h2 id="面试流程">面试流程 </h2><p>两轮技术面，一面基础、二面项目 + 综合。</p> <h2 id="一面verilog-与时序55-分钟">一面：Verilog 与时序（55 分钟） </h2><ol> <li><strong>阻塞赋值与非阻塞赋值</strong>的区别，什么时候用哪个？</li> <li>写一个 3 分频电路（占空比 50%），写完整理思路。</li> <li>时序收敛：建立时间违例有哪些处理手段？（流水线、重定时、降频）</li> <li>FPGA 内部资源：LUT、FF、BRAM、DSP 各自适合什么场景？</li> </ol> <h2 id="二面项目--高速接口65-分钟">二面：项目 + 高速接口（65 分钟） </h2><ul> <li>深挖了一个图像采集项目：DDR 读写带宽怎么算？帧率瓶颈在哪？</li> <li><strong>SerDes 基础</strong>：为什么高速接口要串行？预加重/均衡是干嘛的？</li> <li>反问：问了部门做的产品方向和新人培养计划。</li> </ul> <h2 id="总结心得">总结心得 </h2><ul> <li>时序收敛的<strong>方法论</strong>比工具操作更重要，把&quot;为什么违例&quot;讲清楚。</li> <li>3 分频这种小电路要练到 30 秒画出结构、5 分钟写完代码。</li> <li>FPGA 岗对高速接口（SerDes、DDR）的追问越来越多，提前准备。</li> </ul>