面试流程
两轮技术面，一面基础、二面项目 + 综合。
一面：Verilog 与时序（55 分钟）
- 阻塞赋值与非阻塞赋值的区别，什么时候用哪个？
- 写一个 3 分频电路（占空比 50%），写完整理思路。
- 时序收敛：建立时间违例有哪些处理手段？（流水线、重定时、降频）
- FPGA 内部资源：LUT、FF、BRAM、DSP 各自适合什么场景？
二面：项目 + 高速接口（65 分钟）
- 深挖了一个图像采集项目：DDR 读写带宽怎么算？帧率瓶颈在哪？
- SerDes 基础：为什么高速接口要串行？预加重/均衡是干嘛的？
- 反问：问了部门做的产品方向和新人培养计划。
总结心得
- 时序收敛的方法论比工具操作更重要，把"为什么违例"讲清楚。
- 3 分频这种小电路要练到 30 秒画出结构、5 分钟写完代码。
- FPGA 岗对高速接口（SerDes、DDR）的追问越来越多，提前准备。